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電子設計自動化課程總結

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電子設計自動化課程總結

電子設計自動化課程總結

班級:自動化0901

姓名:石亞文

學號:201*020201*8

我對電子設計自動化比較感興趣,所以在開學之初選了這門公選課,經過16周的學習和老師耐心的教導,我對電子設計自動化有了一定的了解與認識。下面我將對本門課程闡述幾點:

EDA是電子設計自動化(ElectronicDesignAutomation)的縮寫,在20世紀90年代初從計算機輔助設計(CAD)、計算機輔助制造(CAM)、計算機輔助測試(CAT)和計算機輔助工程(CAE)的概念發(fā)展而來的。EDA技術就是以計算機為工具,設計者在EDA軟件平臺上,用硬件描述語言HDL完成設計文件,然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真,直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。

《EDA技術》主要介紹EDA技術中最常用的兩個工具軟件Protel201*和Multisim7。Protel201*是Altium公司推出的第一套完整的板卡級設計系統(tǒng),由于Protel進入我國較早,已成為國內電子設計者的首選軟件。Multisim7是加拿大圖像交互技術公司(IIT公司)推出的以Windows為基礎的電子線路仿真工具,以其操作簡單、實用性強的特點成為高校電子工程類專業(yè)學生的必修課程。

首先,熟悉了幾種仿真工具:

1SPICE.SPICE可對電路進行非線性直流分析、非線性瞬態(tài)分析和線性交流分析。被分析的電路中的元件可包括電阻、電容、電感、互感、獨立電壓源、獨立電流源、各種線性受控源、傳輸線以及有源半導體器件。SPICE內建半導體器件模型,用戶只需選定模型級別并給出合適的參數。SPICE模型由兩部分組成:模型方程式(ModelEquations)和模型參數(ModelParameters)。由于提供了模型方程式,因而可以把SPICE模型與仿真器的算法非常緊密地聯接起來,可以獲得更好的分析效率和分析結果。SPICE模型的分析精度主要取決于模型參數的來源(即數據的精確性),以及模型方程式的適用范圍。而模型方程式與各種不同的數字仿真器相結合時也可能會影響分析的精度。除此之外,PCB板級的SPICE模型仿真計算量較大,分析比較費時。

2MultisimMultisim是美國國家儀器(NI)有限公司推出的以Windows為基礎的仿真工具,適用于板級的模擬/數字電路板的設計工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式,具有豐富的仿真分析能力。工程師們可以使用Multisim交互式地搭建電路原理圖,并對電路進行仿真。Multisim提煉了SPICE仿真的復雜內容,這樣工程師無需懂得深入的SPICE技術就可以很快地進行捕獲、仿真和分析新的設計,這也使其更適合電子學教育。通過Multisim和虛擬儀器技術,PCB設計工程師和電子學教育工作者可以完成從理論到原理圖捕獲與仿真再到原型設計和測試這樣一個完整的綜合設計流程。

3MATLABMATLAB是矩陣實驗室(MatrixLaboratory)的簡稱,是美國MathWorks公司出品的商業(yè)數學軟件,用于算法開發(fā)、數據可視化、數據分析以及數值計算的高級技術計算語言和交互式環(huán)境,主要包括MATLAB和Simulink兩大部分。MATLAB是由美國mathworks公司發(fā)布的主要面對科學計算、可視化以及交互式程序設計的高科技計算環(huán)境。它將數值分析、矩陣計算、科學數據可視化以及非線性動態(tài)系統(tǒng)的建模和仿真等諸多強大功能集成在一個易于使用的視窗環(huán)境中,為科學研究、工程設計以及必須進行有效數值計算的眾多科學領域提供了一種全面的解決方案,并在很大程度上擺脫了傳統(tǒng)非交互式程序設計語言(如C、Fortran)的編輯模式,代表了當今國際科學計算軟件的先進水平。對“Top-Down”設計方法也有了一定的了解:一種逐步求精的設計程序的過程和方法。對要完成的任務進行分解,先對最高層次中的問題進行定義、設計、編程和測試,而將其中未解決的問題作為一個子任務放到下一層次中去解決。這樣逐層、逐個地進行定義、設計、編程和測試,直到所有層次上的問題均由實用程序來解決,就能設計出具有層次結構的程序。按自頂向下的方法設計時,設計師首先對所設計的系統(tǒng)要有一個全面的理解.然后從頂層開始,連續(xù)地逐層向下分解,起到系統(tǒng)的所有模塊都小到便于掌握為止。.

最后學習了VHDL,VHDL翻譯成中文就是超高速集成電路硬件描述語言,主要是應用在數字電路的設計中。目前,它在中國的應用多數是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位,它也被用來設計ASIC。VHDL主要用于描述數字系統(tǒng)的結構,行為,功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計,或稱設計實體(可以是一個元件,一個電路模塊或一個系統(tǒng))分成外部(或稱可視部分,及端口)和內部(或稱不可視部分),既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后,一旦其內部開發(fā)完成后,其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。VHDL具有功能強大的語言結構,可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能,層層細化,最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設計,這是其他硬件描述語言所不能比擬的。VHDL還支持各種設計方法,既支持自底向上的設計,又支持自頂向下的設計;既支持模塊化設計,又支持層次化設計。

相對其他語言,VHDL有一下幾點優(yōu)勢(1)與其他的硬件描述語言相比,VHDL具有更強的行為描述能力,從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構,從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語句和庫函數,使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性,隨時可對設計進行仿真模擬。(3)VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效,高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現。(4)對于用VHDL完成的一個確定的設計,可以利用EDA工具進行邏輯綜合和優(yōu)化,并自動的把VHDL描述設計轉變成門級網表。(5)VHDL對設計的描述具有相對獨立性,設計者可以不懂硬件的結構,也不必管理最終設計實現的目標器件是什么,而進行獨立的設計。

隨著市場需求的增長,集成工藝水平也在不斷提高,導致我們要把所學知識充分利用,不斷創(chuàng)造,不斷成熟:1.模擬集成電路設計:這塊是前端中的前端,技術流中的技術流,模擬集成電路設計工程師需要掌握扎實的電路分析能力,需要掌握扎實的半導體器件物理知識以及集成電路生產工藝方面的知識,另外,還要學習信號與系統(tǒng)等,可謂面面俱到。另外,由于模擬集成電路設計具有前瞻性,目前國內很少有系統(tǒng)的學習資料,所以需要工程師有很強的分析問題、解決問題的能力,并且在工作中會不斷給自己充電。2.數字集成電路設計:數字設計也是集成電路設計領域的前端技術,數字集成電路設計工程師要對電路的整體功耗、時序、面積有著很深刻的了解。數字電路的優(yōu)劣通常是各公司競爭的籌碼,所以數字前端的工作往往具有很強的挑戰(zhàn)性。一個好的數字前端不但要具有一定的電路分析能力,還要有很強的編程、腳本構建能力,也是市面上稀缺的人才。

最后,感謝老師的辛勤教誨,希望以后還有機會與老師同在一個課堂。

擴展閱讀:電子設計自動化課程設計報告

哈爾濱工業(yè)大學(威海)

電子設計自動化課程設計報告

學生姓名:學號:學院:專業(yè):年級:指導教師:日期:

楊忠雷

080260215信息科學與工程學院電子科學與技術專業(yè)08級韓良201*年8月31日

摘要:VGA(視頻圖形陣列)作為一種標準的顯示接口得到廣泛的應用。本設計

是基于GW48系統(tǒng)SOPC實驗箱,依據VGA顯示的原理,“拋棄”VGA顯示專用芯片,利用FPGA(現場可編程門陣列)設計VGA接口對于更深入學習接口技術有很大的幫助,同時可以將要顯示的數據直接送到顯示器上顯示,省去了計算機的處理過程,能加快數據的處理速度和節(jié)約硬件成本。

關鍵詞:FPGA,VGA,顯示接口電子設計自動化課程設計報告

201*級電子科學與技術

楊忠雷

一、FPGA的原理

CPLD、FPGA是在PAL、GAL等基礎上發(fā)展起來的一種具有豐富的可編程I/O引腳、邏輯宏單元、門電路以及RAM空間的可編程邏輯器件,幾乎所有應用門陣列、PLD和中小規(guī)模通用數字集成電路的場合均可應用FPGA和CPLD器件。CPLD的設計是基于乘積項選擇矩陣來實現的,而FPGA基于查找表來設計的。查找表就是實現將輸入信號的各種組合功能以一定的次序寫入RAM中,然后在輸入信號的作用下,輸出特定的函數運算結果。其結構圖如圖1所示:

圖1.FPGA查找表單元

一個N輸入查找表(LUT,LookUpTable)可以實現N個輸入變量的任何邏輯功能,如N輸入“與”、N輸入“異或”等。

輸入多于N個的函數、方程必須分開用幾個查找表(LUT)實現(如圖2

所示)。

圖2FPGA查找表單元內部結構

該系統(tǒng)設計中,FPGA芯片用的是ALTERA公司的EP1K30QC208-2,它的系統(tǒng)結構如圖3所示。它由若干個邏輯單元和中央布線池加I/O端口構成

圖3EP1K30QC208內部結構

二、VGA接口

VGA的全稱為VideoGraphicArray,即顯示繪圖陣列。在PC行業(yè)發(fā)展的初

期,VGA以其支持在640X480的較高分辨率下同時顯示16種色彩或256種灰度,同時在320X240分辨率下可以同時顯示256種顏色的良好特性得到廣泛支持。后來,廠商們紛紛在VGA基礎上加以擴充,如將顯存提高至1M并使其支持更高分辨率如800X600或1024X768,這些擴充的模式就稱之為VESA(VideoElectronicsStandardsAssociation,視頻電子標準協(xié)會)的SuperVGA模式,簡稱SVGA,現在的顯卡和顯示器都支持SVGA模式。

圖4VGA接口

VGA接口就是顯卡上輸出模擬信號的接口,也叫D-Sub接口。VGA接口是一種D型接口,上面共有15針空,分成三排,每排五個。VGA接口是顯卡上應用最為廣泛的接口類型,絕大多數的顯卡都帶有此種接口。表1VGA管腳定義管腳123456789101112131415定義紅基色red綠基色green藍基色blue地址碼IDBit自測試(各家定義不同)紅地綠地藍地保留(各家定義不同)數字地地址碼地址碼行同步場同步地址碼(各家定義不同)通過模擬VGA接口和計算機連接的顯示器的工作原理,是計算機內部以數字方式生成的顯示圖像信息,被顯卡中的數字/模擬轉換器轉變?yōu)镽、G、B三原色信號和行、場同步信號,信號通過電纜傳輸到顯示設備中。對于模擬顯示設備,如模擬CRT顯示器,信號被直接送到相應的處理電路,驅動控制顯像管生成圖像。而對于LCD、DLP等數字顯示設備,顯示設備中需配置相應的A/D(模擬/數字)轉換器,將模擬信號轉變?yōu)閿底中盘枴T诮涍^D/A和A/D2次轉換后,不可避免地造成了一些圖像細節(jié)的損失。VGA接口應用于CRT顯示器無可厚非,但用于連接液晶之類的顯示設備,則轉換過程的圖像損失會使顯示效果略微下降。CRT顯示器因為設計制造上的原因,只能接受模擬信號輸入,也就是我們?yōu)槭裁丛贑RT顯示器上只看到VGA接口的原因。三、VGA顯示接口原理

計算機顯示器的顯示有許多標準,常見的有VGA、SVGA等。本系統(tǒng)采用FPGA來實現圖像顯示控制器,這在產品開發(fā)設計中有許多實際應用。

常見的彩色顯示器,一般由CRT(陰極射線管)構成,彩色是由G、R、B(綠:Green,紅:Red,藍:Blue)三基色組成。顯示是用逐行掃描的方式解決,陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上,產生GRB三基色,合成一個彩色像素。掃描從屏幕的左上方開始,從左到右,從上到下,進行掃描,每掃完一行,電子束回到屏幕的左邊下一行的起始位置,在這期間,CRT對電子束進行消隱,每行結束時,用行同步信號進行行同步;掃描完所有行,用場同步信號進行場同步,并使掃描回到屏幕的左上方,同時進行場消隱,預備下一場的掃描。

對于普通的VGA顯示器,其引出線共含5個信號:G、R、B:三基色信號;HS:行同步信號;VS:場同步信號。

對于5個信號的時序驅動,對于VGA顯示器要嚴格遵循“VGA工業(yè)標準”,即640×480×60Hz模式。通常我們用的顯示器都滿足工業(yè)標準,因此我們設計VGA控制器時要參考顯示器的技術規(guī)格。

圖5是VGA行掃描、場掃描的時序圖:

圖5VGA行掃描、場掃描時序圖

表2VGA參考時序設計

VGA工業(yè)標準所要求的頻率:時鐘頻率(Clockfrequency):25.175MHz(像素輸出的頻率);行頻(Linefrequency):31469Hz;場頻(Fieldfrequency):59.94Hz(每秒圖像刷新頻率)。

四、FPGA的設計實現

設計VGA圖像顯示控制需要注意兩個問題:一個是時序的驅動,這是完成設計的關鍵,時序稍有偏差,顯示必然不正常,甚至會損壞彩色顯示器;另一個是VGA信號的電平驅動。

顯示控制器設計提示:顯示器的技術規(guī)格提供的行頻一般都滿足在30-45KHz(保守數據),場頻一般滿足在50-75Hz(保守數據),針對以上保守數據,我們以30KHz的行頻進行掃描時所需時鐘頻率為:30KHz×800(行周期)=24MHz,則場頻為:30KHz÷525(場周期)=57.14Hz,針對實驗箱的條件,可以用12MHz的信號經過倍頻(EP1K30QC208-2芯片特有的功能,在MaxPlusII軟件中調用參數可設置兆功能元件庫mega_lpm的CLKLOCK元件來倍頻)來產生24MHz的時鐘頻率,參考設計的頂層文件如下圖所示:

圖5.VGA接口實現頂視圖

VGACORE模塊包含了掃描時序產生模塊、圖像描述模塊。時序產生模塊的設計可參考圖5所示來設計,圖像描述模塊主要通過640×480個像素點來描述圖像。如本項設計的彩條信號發(fā)生器可通過圖像描述模塊產生如下表所示的3種顯示模式,共6種顯示變化的圖像。

表3VGA圖形編碼1行彩條1:白黃青綠品紅藍黑2:黑藍紅品綠青黃白2豎彩條1:白黃青綠品紅藍黑2:黑藍紅品綠青黃白3棋盤格1:棋盤格顯示模式12:棋盤格顯示模式2上表顏色對應的編碼為:表4VGA顏色編碼顏色黑藍紅品綠青黃白G00001111R00110011B01010101在設計完彩條信號發(fā)生器的基礎上很容易完成漢字/圖像的設計。由于本設計是對視頻數據進行處理,用普通的設計方法(不使用專用芯片),在單芯片上實現是不可思議的,而在此用FPGA設計,輕松地達到了面積和速度上的要求。

五、程序及仿真

(一)、管腳分配

本設計采用主板上的VGA接口實驗模式:模式5時鐘及控制

clk----->pin_29clock9實驗要求采用12M的時鐘rst----->pin_240鍵8,低電平有效,作為使能信號MD----->pin_233鍵1,模式選擇信號,共有6種模式顯示器輸出

R----->pin_180PIO29G----->pin_181PIO30B----->pin_182PIO31HS----->pin_183PIO32VS----->pin_185PIO34

(二)、彩條發(fā)生器程序實現及仿真

1、主程序modulezui(clk_25m,rst_n,//系統(tǒng)控制hsync,vsync,vga_rgb,MD//VGA控制);

inputclk_25m;//25MHzinputrst_n;//低電平復位inputMD;

//FPGA與VGA接口信號outputhsync;//行同步信號outputvsync;//場同步信號output[2:0]vga_rgb;

//--------------------------------------------------//坐標計數reg[9:0]x_cnt;//行坐標reg[9:0]y_cnt;//列坐標

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)x_cnt

wirevalid=valid_r;

wire[9:0]x_dis;//橫坐標顯示有效區(qū)域相對坐標值0-639wire[9:0]y_dis;//豎坐標顯示有效區(qū)域相對坐標值0-479

assignx_dis=x_cnt-10"d142;assigny_dis=y_cnt-10"d33;

//--------------------------------------------------//---------------------------------------------reg[2:0]cnt;

always@(posedgeMDornegedgerst_n)beginif(!rst_n)cnt=10"d320&&x_dis<10"d400)vga_rgb=10"d480&&x_dis<10"d560)vga_rgbif(x_dis>=10"d0&&x_dis<10"d80)vga_rgb=10"d160&&x_dis<10"d240)vga_rgb=10"d320&&x_dis<10"d400)vga_rgb=10"d480&&x_dis<10"d560)vga_rgb=10"d60&&y_dis<10"d120)vga_rgb=10"d180&&y_dis<10"d240)vga_rgb=10"d300&&y_dis<10"d360)vga_rgb=10"d420&&y_dis<10"d480)vga_rgb=10"d0&&y_dis<10"d60)vga_rgb=10"d120&&y_dis<10"d180)vga_rgb=10"d240&&y_dis<10"d300)vga_rgb=10"d360&&y_dis<10"d420)vga_rgb=10"d0&&y_dis<10"d60)vga_rgb=10"d120&&y_dis<10"d180)vga_rgb=10"d240&&y_dis<10"d300)vga_rgb=10"d360&&y_dis<10"d420)vga_rgbdefault:;endcaseend

if(cnt==3"d5)begincase(x_dis)10"d0:begin//當x坐標回到0時,讓顯示色彩數據根據當前的y坐標值重新復位

if(y_dis>=10"d0&&y_dis<10"d60)vga_rgb=10"d120&&y_dis<10"d180)vga_rgb=10"d240&&y_dis<10"d300)vga_rgb=10"d360&&y_dis<10"d420)vga_rgb3、仿真波形(三)、字符顯示程序及仿真

1、主程序

`timescale1ns/1psmodulevga_char(clk_25m,rst_n,//系統(tǒng)控制hsync,vsync,vga_rgb//VGA控制);

inputclk_25m;//25MHzinputrst_n;//低電平復位//FPGA與VGA接口信號outputhsync;//行同步信號outputvsync;//場同步信號output[2:0]vga_rgb;

//--------------------------------------------------//坐標計數reg[9:0]x_cnt;//行坐標reg[9:0]y_cnt;//列坐標

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)x_cnt

assignhsync=hsync_r;assignvsync=vsync_r;

//--------------------------------------------------//有效顯示標志位產生regvalid_yr;//行顯示有效信號

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)valid_yrchar_line5=24"h421010,char_line6=24"h421010,char_line7=24"h421010,char_line8=24"h7e1010,char_line9=24"h421010,char_linea=24"h421010,char_lineb=24"h421010,char_linec=24"h421010,char_lined=24"he77c38,char_linee=24"h000000,char_linef=24"h000000;

reg[4:0]char_bit;//顯示位計算

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)char_bitelsevga_rgbt_rst_n=1;$display("Runningtestbench");

#1000$stop;end

always#0.04t_clk_25m=~t_clk_25m;endmodule

3、仿真波形

六、總結

通過本次課程設計我對FPGA以及VGA接口顯示有了進一步的了解,對我今后的學習有一定的啟迪作用,使我對FPGA設計產生了新的認識,并產生了很濃厚的興趣。并且通過這次設計我更加意識到團隊的作用,收獲了友誼。

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